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# 3 - Protokolle zur Simulation physikalischer Effekte in logischen Schaltungen |
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EDA Entwickler gehen zwei verschiedene Wege bezüglich
des Betriebsverfahrens der Anwender:
entweder sie liefern eigenständige Anwendungen, z.B. einen
Simulator wie SMASH, oder sie bieten eine EDA-Umgebung für
einen starren Designablauf an.
Beides ergibt die unglückliche EDA Lücke, nämlich
die Unfähigkeit reale Aufgaben mit passenden "Lösungen"
anzusprechen, aufgrund des mangelnden Verständnisses von
EDA Entwicklern gegenüber den wahren Bedürfnissen der
IC und SoC Designer.
Die SoCKET™ Innovation betont, daß mit der Technologie
jeder EDA Anwendung "Lösungen" geliefert werden,
fokussiert auf Schaltungsentwurf und der ISO-9001 Sachkenntnis:
d.h. die EDA Anwendung muß mit Modellen des Kernproblems
ergänzt werden und überdies mit der Führung entsprechender
"Betriebsprotokolle". |
Diese Simulationsprotokolle führen den Designer,
um zwei komplexe Simulationsthemen zu lösen:
- Isolation der Schaltungsbereiche, in denen typisches Wissen der
Simulationssprachen nicht ausreicht und Hereinzoomen, um alle möglichen
Gefahrenzonen in der Schaltung hervorzuheben,
- Messungen von lokalen Eigenschaften, um die Anforderungen zu bestimmen,
die durch andere Schaltungsfunktionen bereitgestellt werden müssen
Dank SMASH und einer akkuraten Methode, welche die
Simulation in einige kleine Sequenzen aufspaltet, können kritische
Probleme wie bilaterale Gatter oder Jitter-Simulationen gemeistert werden.
Betriebsprotokoll für
getrennte Simulationen
FALL 1: Protokoll der physikalischen Abhängigkeit
der Logik
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Folgend ein Beispiel von Fehlern, die auftreten
können, wenn kein Zoom-Protokoll erstellt wird. Dieser Fall,
der in einem Anwendungshinweis dokumentiert wird, veranschaulicht
den Unterschied von Resultaten zwischen einem Modell in Verilog,
das einem typischen Designer bekannt ist und dem, das eine erweiterte
Verilog Routine erfordert, die eine Zwischenstufe zwischen Gattern
und Transistoren modelliert. |
Das Transistor-Niveau klärt, welche Verilog Simulation korrekt
ist
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| Verilog Gatter-Niveau, das Resultat ist falsch |
Verilog auf tieferer Ebene, das Resultat ist korrekt |
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Solch ein Protokoll, das auf Gefahrenzonen aufmerksam
macht, profitiert zu 80%-20% von Pareto's Gesetz:
Die meisten Schaltungsbereiche werden korrekt, auf Gatter-Niveau, mit
der typischen Gewandtheit der digitalen Designer modelliert, aber einige
schnelle Schaltkreise oder Fälle von Asynchronität erfordern
entweder Mehrebenenmodellierung für eine elektrische Simulation,
oder tiefergehende Modellierungssachkenntnis mit selteneren Logikmerkmalen
zur transienten Analyse.
Betriebsprotokoll
für abhängige Simulationen
FALL 2: Protokoll, bei dem eine Messung eine Anforderung
definiert
Jitter simulation:
In fast jeder Art digitaler Kommunikationssysteme,
beeinflussen Versatz und Jitter nicht nur die Datenintegrität,
sondern vergrößern auch den Kompromiß zwischen der
Datenrate gegenüber dem Übertragungsabstand. Inzwischen ist
die Synchronisierung der komplexen Blöcke innerhalb eines SoC in
hohem Grade durch Low Jitter PLLs erforderlich.
Leider kann bis jetzt keine EDA Anwendung helfen entweder die annehmbare
Jitter-Schwelle eines SoC zu spezifizieren oder sogar zu messen. Infolgedessen
ist den Logikdesignern bei dem Begriff Jitter unwohl, und sie sind nicht
imstande den spezifischen Jitter zu definieren, der von ihren SoC benötigt
wird, oder anders ausgedrückt: sie sind nicht imstande, die kritischen
Wege in ihrem SoC zu identifizieren, die durch Jitter gestört werden
können.
Es ist allerdings notwendig, die Jitter-Anforderungen von eingebetteten
Virtuellen Komponenten (ViC), wie PLL, DLL oder Datentaktrückgewinnungsschaltungen,
genau spezifizieren zu können. Falsche Spezifikationen können
bestenfalls in einem unvorhersehbaren Herstellungsertrag und schlimmstenfalls
in einem nicht funktionierendem SoC resultieren.
Dank eines innovativen Simulationsprotokolls, das auf HDL Modellen (VHDL
oder äquivalent Verilog) basiert, ist es mit SMASH möglich
den Jitter-Wert zu spezifizieren, der von einem SoC toleriert werden
kann, ohne eine Ertragsminderung in Kauf zu nehmen.
Solch ein Protokoll ist nützlich für die SoC Integratoren,
da es die Simulationszeit beim Erkennen von Schwankungen drastisch verkürzt:
es ist nur nötig den maximalen Jitter-Wert zu ermitteln, der von
einem PLL Lieferanten garantiert wird, um festzustellen, ob die PLL
die Bedürfnisse des SOC erfüllt.
d.h. die EDA Anwendung ist SMASH,
angereichert mit Problem-fokussierten Modellen, um das Verhalten der
in Verbindung stehenden Prozessoren darzustellen,
und die Anleitung durch passende Betriebsprotokolle wird in einem Anwendungshinweis
zur Verfügung gestellt.
< SMASH Differentiators
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